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Reduced-complexity binary-weight-coded associative memories

Les mémoires associatives retrouvent de l'information précédemment stockée étant donné des entrées partielles ou erronées. Récemment, une nouvelle famille de mémoires associatives s'appuyant sur des réseaux de neurones compartimentés a été introduite. Celle-ci peut stocker beaucoup plus de messages que les réseaux de Hopfield classiques. Dans ce document, nous proposons une architecture matérielle de ces mémoires pour des entrées partielles ou erronées. Notre architecture élimine les modules de gagnant-prend-tout et réduit donc la complexité matérielle en consommant 65% des tables FPGA en moins et augmente la fréquence de travail par un facteur d'environs 1.9 par rapport aux travaux précédents.

@inproceedings{JarOniGriGro20135,
  author = {Hooman Jarollahi and Naoya Onizawa and
Vincent Gripon and Warren J. Gross},
  title = {Reduced-complexity binary-weight-coded
associative memories},
  booktitle = {Proceedings of International Conference
on Acoustics, Speech, and Signal Processing},
  year = {2013},
  pages = {2523--2527},
  month = {May},
}